lunes, 13 de diciembre de 2010

Practica 7

Practica 7

1.- Diseñe un circuito combinacional cuyas entradas son dos números binarios enteros de 8 bits sin signo X y Y, y una señal de control MIN/MAX. La salida del circuito es un binario entero de 8 bits sin signo Z, tal que Z=0 si X=Y; de otra forma Z=Min(X,Y), si MIN/MAX=1 y Z=max(X,Y) si MIN/MAX=0.
Al aplicar un número mayor en la primera entrada (J1,J3)  que en la entrada de menor peso (J2, J4) por lo tanto la salida se tendrá un cero lógico ya que en la compuerta 7408 se multiplica el uno lógico con el cero lógico y la multiplicación resultante es cero y después en la compuerta 7432N se suma este cero lógico o nivel bajo con otro nivel bajo y por lo tanto no encenderá el indicador (X7).
                                                               
                                        Figura 1. Circuito con salida a nivel bajo
Ahora si se aplica una señal mayor en la segunda entrada (J2, J4) que en la primera, se podrá encender el indicador (X7) ya que en el problema nos indica que si Min/Max=1 si F=max(X, Y).
                                                                 
                                               Figura 2. Circuito con salida activa
La implementación se aprecia en la siguiente figura.
2.- Implemente el latch S-R  con compuertas NAND y demostrar su tabla de verdad característica y su diagrama de tiempos.
Para comprobar la tabla de verdad se procede a implementar el circuito con ayuda del software de Multisim e ir variando las entradas S y R con el switch.
Cuando las entradas están en cero como se puede ver en la siguiente figura 3a, donde el switch J1 está abierto, quiere decir que el flip-flop está en estado de memoria pero si el switch es cerrado, figura 3b. Ocasionara que el flip-flop pase a un estado no permitido.
a)                                                                                 b)
Figura 3. flip-flop con compuertas NOR a) estado de memoria, b) estado no permitido
Donde esto se puede comprobar con la siguiente tabla de verdad


3.- Implementar el latch S-R con  compuertas NOR y demostrar su tabla de verdad característica y su diagrama de tiempos.
De acuerdo con la siguiente tabla de verdad se muestra que al mantener todo el switch (J2) en 1 lógico indica que el flip-flop está en estado de memoria por lo que no hay cambio esto se observa en la figura 5. Donde el segundo interruptor se enciende y se apaga y se tiene el mismo resultado en la salida.


Figura 4. Estado de memoria
Pero si todo el switch se apaga se tendrá un estado no permitido en el flip-flop, esto se debe a que en las dos salidas como Q y Q’ tienen el mismo valor por lo que no es un estado valido tal y como se ve en la siguiente figura.
                                                                        
Figura 5. Estado no valido


lunes, 15 de noviembre de 2010

Practica 6


Objetivo:
Entender y aplicar el funcionamiento de multiplexores y demultiplexores.

Desarrollo
a-Diseñe un sistema que transmita 4 digitales BCD  a través  de multiplexores y se decodifiquen. Mostrar  la salida del sistema con leds.
b-Diseñe un sistema que transmita 4 digitales BCD  a través  de multiplexores y se decodifiquen. Mostrar  la salida del sistema con un display de 7 segmentos.
Resultados:
1-      Muestre el desarrollo del sistema en el simulador
2-      Implementar el diseño.



  
Conclusiones
se diseño un sistema que transmita 4 digitales BCD  a través  de multiplexores y se decodifiquen. Mostrar  la salida del sistema con leds.
En la siguiente figura se muestra  el multiplexor , hecho en el programa Multisim donde se simulo como se indica en el inciso a, y las salidas se le conectaron a una  resistencia y los leds para indicar la salida del multiplexor.

lunes, 1 de noviembre de 2010

Practica 5

Implementar la funcion con compuertas NAND


3. Diseñe un sistema combinacional operable para restar dos numeros binarios de dos bits cada numero,tomando en cuenta una salida S adicional al resultado, que indique con cero cuando la salida sea positiva o nula ,y un 1 cuando la dieferencia sea negativa.

Tabla de verdad


A B C D miniterminos
a b c
0 0 0 0 0
0 0 0
0 0 0 1 1
1 0 1
0 0 1 0 2
1 1 0
0 0 1 1 3
1 1 1
0 1 0 0 4
0 0 1
0 1 0 1 5
0 0 0
0 1 1 0 6
1 0 1
0 1 1 1 7
1 1 0
1 0 0 0 8
0 1 0
1 0 0 1 9
0 0 1
1 0 1 0 10
0 0 0
1 0 1 1 11
1 0 1
1 1 0 0 12
0 1 1
1 1 0 1 13
0 1 0
1 1 1 0 14
0 0 1
1 1 1 1 15
0 0 0


mapa de karnaught para la funcion fa:





fa=(A'*B'*D)+(A'*C)+(B'*C*D)















Mapa de karnaught para la funcion fb

                                                 fb=(A'*B'*C)+(A'*C*D)+(A*C'*D')+(A*B*C')








Mapa de karnaught para la funcin fc


                                          fc=(B'*C'*D)+(B*D')+(A'*B*C)+(A*B'*D)


jueves, 21 de octubre de 2010

Practica 4.

En construccion, ya esta hecha, solo falta subirla.


1.-Diseñ un sumador binario de tres numeros de 2 bits cada uno, y que de una suma de 4 bits:

 A continuacion de se presenta la tabla de verdad de la funcion a realizar:




 











































































Reduccion de salidas [a, b, c, d]

salida c  mapa de karnaugh

salida c  (simplificado)

A'B'C'D'E+A'B'C'EF'+A'B'CD'E'+A'B'CE'F'+A'BC'E'F+A'C'D'EF'+
A'BC'DE'+A'C'DE'F+A'CD'E'F'+A'BCEF+A'BCDE+A'CDEF+AB'C'D'E'F+
AB'C'DE'F'+AB'CD'E+AB'CEF'+ABC'D'E'F'+ABC'EF+ABC'DE+AC'DEF+
ABCE'F+ACD'EF'+ABCDE'+ACDE'F


salida d  mapa de karnaugh
 
 salida d (simplificado)

A'BDF+AB'C'D'E'+B'D'F+B'DF'+BC'DF+BD'F'+BDE'F

Circuito Simulado



  


 

 2.Diseñe un sistema combinacional operable para multiplicar dos numeros binarios de tres bits cada uno.
A continuacion se presenta la tabla de verdad con su respecta funcion a resolver:



ABCDEFminiterminos






0000000
000000
0000011
000000
0000102
000000
0000113
000000
0001004
000000
0001015
000000
0001106
000000
0001117
000000
0010008
000000
0010019
000001
00101010
000010
00101111
000011
00110012
000100
00110113
000101
00111014
000110
00111115
000111
01000016
000000
01000117
000010
01001018
000100
01001119
000110
01010020
001000
01010121
001010
01011022
001100
01011123
010000
01100024
000000
01100125
000011
01101026
000110
01101127
001001
01110028
001100
01110129
001111
01111030
010010
01111131
010101
10000032
000000
10000133
000100
10001034
001000
10001135
001100
10010036
010000
10010137
010100
10011038
011000
10011139
011100
10100040
000000
10100141
000101
10101042
001010
10101143
001111
10110044
010100
10110145
011001
10111046
011110
10111147
100011
11000048
000000
11000149
000110
11001050
001100
11001151
010010
11010052
011000
11010153
011110
11011054
100100
11011155
101010
11100056
000000
11100157
000111
11101058
001100
11101159
010101
11110060
011100
11110161
100011
11111062
100000
11111163
110001

Funcion A


 Metodo Tabular




Columna 0
Columna 1
Columna 2

Group 4
Group 4
Group 4
54  110110  v55,54  11011-  v54, 55, 62, 63  11-11-

Group 562,54  11-110  v

47  101111  v
Group 5

55  110111  v47,63  1-1111

61  111101  v55,63  11-111  v

62  111110  v61,63  1111-1


Group 662,63  11111-  v

63  111111  v


















Indicaciones de color:
Naranja: Termino escencial.
Azul: Renglon en el cual el termino escencial se encuentra  y elimina todas las  "x" .
Amarillo: Renglon asginado para eliminar "x" restantes en otros renglones.
Verde:"x" eliminadas por renglones escenciales por el cual se encuentran localizadas en la misma columna.
Rojo:Renglon eliminado 


<><><><><><> 
fa=(A*C*D*E*F)+(A*B*D*E)+(A*B*C*D*F)
Mapa de Karnaught

fa=(A*C*D*E*F)+(A*B*D*E)+(A*B*C*D*F)

Circuito:




Funcion B:

Metodo Tabular:


Columna 0
Columna 1
Columna 2

Group 2
Group 2
Group 2
36  100100  v36,37  10010-  v
1001--[36, 37, 38, 39]

Group 336,38  1001-0  v
10-10-[36, 37, 44, 45]
37  100101  v36,44  10-100  v
1-010-[36, 37, 52, 53]
38  100110  v36,52  1-0100  v
10-1-0[36, 38, 44, 46]
44  101100  v
Group 3
1--100[36, 44, 52, 60]
52  110100  v37,39  1001-1  v



Group 437,45  10-101  v


23  010111  v37,53  1-0101  v


30  011110  v38,39  10011-  v


39  100111  v38,46  10-110  v


45  101101  v44,45  10110-  v


46  101110  v44,46  1011-0  v


51  110011  v44,60  1-1100  v


53  110101  v52,53  11010-  v


60  111100  v52,60  11-100  v



Group 5
Group 4


31  011111  v23,31  01-111


59  111011  v30,31  01111-



Group 651,59  11-011


63  111111  v
Group 5




31,63-11111




59,63  111-11




Indicaciones de color:
Naranja: Termino escencial.
Azul: Renglon en el cual el termino escencial se encuentra  y elimina todas las  "x" .
Amarillo: Renglon asginado para eliminar "x" restantes en otros renglones.

Verde:"x" eliminadas por renglones escenciales por el cual se encuentran localizadas en la misma columna.
Rojo:Renglon eliminado.

fb=(!A*B*D*E*F)+(!A*B*C*D*E)+(A*!B*!C*D)+(A*!B*D*!E)+(A*!B*D*!F)+(A*B*!D*E*F)+(A*!C*D*!E)+(A*D*!E*!F)+(B*C*D*E*F)




Metodo de Mapa de Karnaught

Circuito:



Funcion C
Metodo Tabular:



Column 0
Column 1
Column 2

Group 2
Group 2
Group 2
20  010100  v20,21  01010-  v
01-10-[20, 21, 28, 29]
34  100010  v20,22  0101-0
-1010-[20, 21, 52, 53]

Group 320,28  01-100  v
-1-100[20, 28, 52, 60]
21  010101  v34,35  -10100  v
100-1-[34, 35, 38, 39]
22  010110  v34,38  10001-  v
10-01-[34, 35, 42, 43]
28  011100  v34,42  100-10  v
10--10[34, 38, 42, 46]
35  100011  v34,50  10-010  v
1--010[34, 42, 50, 58]
38  100110  v34,52  1-0010  v


42  101010  v
Group 3


50  110010  v21,29  01-101  v


52  110100  v22,53  -10101  v



Group 428,29  01110-  v


271101128,46  -11100  v


29  011101  v35,39  100-11  v


39  100111  v35,43  10-011  v


43  101011  v38,39  10011-  v


4510110138,46  10-110  v


46  101110  v42,43  10101-  v


53  110101  v42,46  101-10  v


58  111010  v42,53  1-1010  v


60  111100  v50,53  11-010  v



Group 552,53  11010-  v


55  110111  v52,60  11-100  v





Group 4




39,55  1-0111




53,55  1101-1




Indicaciones de color:
Naranja: Termino escencial.
Azul: Renglon en el cual el termino escencial se encuentra  y elimina todas las  "x" .
Amarillo: Renglon asginado para eliminar "x" restantes en otros renglones.

Verde:"x" eliminadas por renglones escenciales por el cual se encuentran localizadas en la misma columna.
Rojo:Renglon eliminado.

fc=(!A*B*!C*D*!F)+(!A*B*C*!D*E*F)+(!A*B*D*!E)+(A*!B*!D*E)+(A*!B*C*D*!E*F)+(A*!B*E*!F)+(A*!D*E*!F)+(B*D*!E*!F)+(A*!C*D*E*F)+(B*!C*D*!E)

Metodo Mapa de Karnaught

Circuito


Salmon Angel Adrian Gerardo
















Mapa de karnaugh




simplificacion
A'B'+A'B'CD'+AB+ABC

implementacion


5.-

Por medio del método tabular se simplifico la expresión



F=(A’B’C’EF’)+(A’BC’DE’)+(A’BCDF’)+(A’BDEF)+(A’D’E’F)+(A’B’D’)

Se simula el circuito de la expresion simplificada.